Altera Quartus ile Blok Şema Oluşturma Problemi

[universitelim54]

Mrb Arkadaşlar

Altera Quartus II ile blok diyargam oluşturmak istiyorum. Aşağıda resmi görülen şemada Ram2_Out bloguna ait 64 adet Ram2_Out Çıkısları bulunmaktadır. Yan tarafında ise Timer_Out Blokları Bulunmaktadır. Bu 64 çıkışı Timer_Out bloklarının sırası ile Data_in (1 Bitlik Giriş )girişlerine bağlamak istiyorum.

Ram2_Out cıkısını nasıl adreslemem gerekiyor ki bu timer_Out blokları ile bağlayabileyim.

Bilginizi rica ederim

[universitelim54]

Bunu bilen yok mu şimdi

[muuzoo]

Bunu bilen yok mu şimdi

Normal şartlar altında bu işi yapmanın en kolayı kod ile yapmakta. Ben açıkçası bu grafik arayüzü hiç kullanmadım. tiimer_out gibi bir component tanımlanmış olsun. İlgili componentten 64 adet üretip her birinin girişine ram çıkışlarını vermek için örnek bir kod şöyle olabilir:

TMR_GEN: for i in 0 to 63 generate
  TMR : timer_out
    port map (
      clk     => clk,
      rst     => rst,
      data_in => ram_out(i));
end generate TMR_GEN;

[universitelim54]

Ben daha once bu yolu hıc kullanmadım bu kodlar ıcın yenı bır vhdl dosyasımı olusturulacak ?

[muuzoo]

Ben daha once bu yolu hıc kullanmadım bu kodlar ıcın yenı bır vhdl dosyasımı olusturulacak ?

Öncelikle top_level diyebileceğim bir ana kod olması lazım. Daha sonra componentleri tanımlayıp ardından da bu componentler arasındaki bağlantıyı tanımlarsınız. Eğer grafik araç üzerinden devam edecekseniz muhtemelen sizin yapmaya çalıştığınız şey bus connection gibi bişi olmalı. Onunla ilgili tutoriallara bakmanızı öneririm.

[universitelim54]

bus varda orda adreslemeyi göremedim bana göre özelliklerine girip şunu şuraya bağla diyebileceğim bir secenek olmalı ama bulamıyorum. kafayı yedırtecek yakında bana

[universitelim54]

Nasıl yapıldıgını buldum aksam bır vıdeo cekıp yuklerım