Picproje Elektronik Sitesi

Herkese merhaba;

Başlıktan da anlaşılacağı üzere trafolu push pull tekniği ile çalışan (2 x n-mos) smps tasarlıyorum. Yaklaşık 50 w çıkış gücünde ve giriş voltajı 15-75 volt aralığında olup çıkış ise 17 volt olmasını hedefliyorum.

Geldiğim nokta itibarı ile, 1e1 oranlı smps trafomdan hiç voltaj kontrolü yapmadan (ölü zamanlı ve tam dolu pwm), giriş 92 w çıkış 84,5 w olmak üzere %92 verim alabiliyorum. İç direnci 0,5 ohm mosfetlerim bu yükte gayet serin kalabiliyor.

TL494 ve SG3525 kontrol entegreleri ile giriş 50v çıkış 12 volt olacak şekilde voltaj kontrolü denemeleri yapmış bulunmaktayım. Çıkışa 10 ohm 5w (1.2 A, 14.4w) taş direnci bağladığım zaman mosfetlerim taş dirençten daha fazla ısınıyor. Hiç verim hesaplamaya bile gerek duymadım.

Öncelikle merak ettiğim konu voltaj kontrolü olmadığında bu kadar verimli davranan sistem voltaj kontrolüne girdiğinde bu kadar verimsizleşmesi normal mi?

Diğer bir konu ise, kontrol entegreleri ile voltaj kontrolü yapılmadığı zaman tam genişlikte pwm sinyali alınabiliyor iken, voltaj kontrolü devreye girince pwm genişliği yüke bağlı olarak doğrusal artıyor. Tüm problem buradan kaynaklanıyor olabilir mi? Aslında pwm genişliği ile kontrol değil de, pwm tam genişlikte olacak (Pwm genişliği hiç bir zaman bozulmayacak) ve çıkış voltajına göre tamamen kapalı veya açık olacak şekilde hedef voltajına ulaşmaya çalışsa daha verimli sonuç alınabilir mi? Yani kontrolcü çıkışı kapatmak istediği zamanda bile pwm sinyalinin periyodu bittikten sonra kapatabilecek.

Güncel.

Mosfetlerin VDS gerilimini skop ile kontrol edermisin ??

Feedbackli modda ve
%50 modda iken

Voltaj kontrollü in 50v, out 10v, load 1k


Voltaj kontrollü in 50v, out 10v, load 18r


Voltaj kontrolsüz in 50v, out 50v, load 1k


Grafikler de 1 ve 3 Vgs, 2 ve 4 Vds sinyallerini ifade ediyor. "%50 modda iken" @Allegro hocam bu deyiminizden voltaj kontrolsüz halini kastettiğinizi anladım son grafikte de o şekilde çıkış aldım. Şu an SG3525AP ile çalışıyorum en yüksek pwm hali ile bu şekilde çıkış sağlayabiliyor.

Geribeslemeli çalışmaya başlayınca PWM tarafında ON-OFF sinyaller oluşmuş.
Bir sürü anahtarlama kaybı oluşuyor dolayısı ile...

Bu sinyaller de geribeslemesize yakın şekilde temiz olmalı...

Öncelikle değerli yorumunuz için çok teşekkür ediyorum @Allegro hocam. Bunun üzerine farkettim ki osilaskop problarım 10x olduğu için hassas ölçüm yapamamışım. Probları 1x e aldım ve kendi p-n mosfetli gate driver devremi kullanarak 2. testi tekrar gerçekleştirdim zaman Vgs sinyalleri şu şekilde;



Bss138 ve bss84 mosfetleri ile sağlamış olduğum gate driver, hatrı sayılır seviyede kontrol entegrenin çıkışından daha kaliteli sonuç sağlayabiliyor ancak bahsettiğiniz Vgs sinyallerinde parazitlenme meydana geliyor. Mosfetler hala çok ısınıyor yük altında iken.



Vgs sinyali ni, mosfeti kapalı tutmak için bir kaç volt aşağı çektiğim haliyle hala Vgs 0 ın üzerine çıkartacak parazitler mevcut. Sinyali biraz daha aşağıya çekmek yada pulse trafosu çözüm olabilir mi?

Kırmızı çizgi ile işaretlediğim kısımlar ne maksatla kullanılıyor? Ben şöyle yorumladım; mosfet ilk şarj anında sargıların üzerinden şarj oluyor deşarj olması için ise bjt i takip ediyor. Sonuç olarak Direkt pulse trafosuna bağlı olsa Vgs (+- 12v) olabilecek iken bjt ve diyot lu haliyle (+12v, +0.7v) aralığında anahtalama sağlanmış olacak ve düşüş süresi nispeten daha da uzayabilir diye düşünüyorum. Halbu ki mosfetin datasheetin de Vgs için +-20 volt parametresi veriliyor. Vgs nin negatif gerilime şarj olmasının bir dezavantajı bulunuyor mu? Aklıma, Vgs üzerinde harcanan enerji Yarı yarıya değişeceği geliyor başka ne olabilir?

Gate surucu trafonun surulus sekli nedeniyle dead time araliginda biraz once iletimde olup simdi yalitima gececek mosun gate'ne sifir civarinda gerilim gelir.
Bu gerilim dogrudan mosa uygulansaydi mosun kesim suresi uzardi.

Semadaki gibi yapinca trafodan gelen gate surus voltaji cok dusuk pozitif deger bile olsa eger gatede depolanan voltaj varsa bu gate'e bagli transistorun iletime sokarak gate'i bosaltmayi garanti eder.

Scopla gate suren trafonun uclarindaki voltaja bakarsan daha anlasilir olacaktir.

Kendi sardığım dandik pulse trafosu ile olan denemelerimde ki half bridge mosfetlerin gate ve source üzerinden grafikler (trafo yaklaşık 14-15 tur 1e1 0.3mm tel ile minik bir E trafoya sarıldı) ;







Hatta gate direnci bile bağlamadan deneme yapıyorum. Trafoyu mosfet ile rail to rail anahtarlıyorum. @Zoroaster hocam bu grafiklere baktığım zaman ben anlattığınızın tam tersi, yani iletimden ölü zamana geçen mosfetin Vgs +15 iken -1 volta düşmesi şeklinde yorumluyorum. Çıkış sinyalinin böyle olmasında trafoyu anahtarlayan push pull yapısının da büyük etkisi var, çünkü SG3525 çıkışı ile sürmek istediğim zaman çok daha sıkıntılı bir trafo çıkışı elde ediliyor.

Bu arada farklı bir konu ama Rigol ds1074 osilaskopumda şöyle bir gariplik fark ettim;





Osilaskop bazı sinyallerde (özellikle Hside n-mos gate source sinyallerinde) Trigger ile sinyal arasında 40ns faz farkı(sinyalde gecikme) bulunuyor (Resimlerde baklava dilimi şeklinde işaretler koydum). Mosfetin iletime girip çıkma zamanları ile karşılaştırma yaptığım zaman trigger in zamanlaması daha tutarlı gözüküyor. Bunun sebebi ne olabilir?

Dead time asamasinda SG3525, gate surucu trafonun uclarinin kisa devre olmasina neden oluyor. O yuzden bu anda sekonderlerde 0v endukleniyor.
(Tam sifir olmayabilir cunku trafoyu transsitor ve direnc uzerinden kisa devre ediyor.)