Vivado 2014.3 ile yazdığım projeleri tekrardan açtığım zaman bu hata ile karşılaşıyorum,sıfırdan proje yazınca hata almıyorum,yardımcı olabilirseniz sevinirim,teşekkürler
ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or '' file for more information.
Proje dosyalarını paylaşabilme imkanınız var mı? İnternette farklı yorumlar var bu konu hakkında.
bu tam hata mesajı değil tcl isimli tabdaki mesajı paylaşırsan
Bu hatayı ben de alıyorum lütfen bilen birisi yardım etsin.
`timescale 1ns / 1ps
module FreeWork1(
input A,
input B,
input C,
input D,
output F
);
wire An, Bn, Cn, Dn;
wire BnDn, ACnDn, ABnCn;
wire AnBnCn, AnCDn;
not (An, A);
not (Bn, B);
not (Cn, C);
not (Dn, D);
and a1(BnDn, Bn, Dn);
and a2(ACnDn, A, Cn, Dn);
and a3(ABnCn, A, Bn, Cn);
and a4(AnBnCn, An, Bn, Cn);
and a5(AnCDn, An, C, Dn);
or (F, BnDn, ACnDn, ABnCn, AnBnCn, AnCDn);
endmodule
`timescale 1ns / 1ps
module tb_FreeWork1(
);
reg a, b, c, d;
wire reg f;
FreeWork1 uut(
.A(a),
.B(b),
.C(c),
.D(d),
.F(f),
);
initial begin
a=1'b0; b=1'b0; c=1'b0; d=1'b0;
#50;
a=1'b0; b=1'b0; c=1'b0; d=1'b1;
#50;
a=1'b0; b=1'b0; c=1'b1; d=1'b0;
#50;
a=1'b0; b=1'b0; c=1'b1; d=1'b1;
#50;
a=1'b0; b=1'b1; c=1'b0; d=1'b0;
#50;
a=1'b0; b=1'b1; c=1'b0; d=1'b1;
#50;
a=1'b0; b=1'b1; c=1'b1; d=1'b0;
#50;
a=1'b0; b=1'b1; c=1'b1; d=1'b1;
#50;
a=1'b1; b=1'b0; c=1'b0; d=1'b0;
#50;
a=1'b1; b=1'b0; c=1'b0; d=1'b1;
#50;
a=1'b1; b=1'b0; c=1'b1; d=1'b0;
#50;
a=1'b1; b=1'b0; c=1'b1; d=1'b1;
#50;
a=1'b1; b=1'b1; c=1'b0; d=1'b0;
#50;
a=1'b1; b=1'b1; c=1'b0; d=1'b1;
#50;
a=1'b1; b=1'b1; c=1'b1; d=1'b0;
#50;
a=1'b1; b=1'b1; c=1'b1; d=1'b1;
#50;
end
endmodule