Verilog 'da X Sorunu

[Prof.EleCTroN]

module J_Count(Q, Clk, Clr, Set);
output [3:0]Q;
wire G;
input Clk, Clr, Set;
D_FF Bit0 (Q[0], G, Clk, Clr, Set);
D_FF Bit1 (Q[1], Q[0], Clk, Clr, Set);
D_FF Bit2 (Q[2], Q[1], Clk, Clr, Set);
D_FF Bit3 (Q[3], Q[2], Clk, Clr, Set);
not (G,Q[3]);
endmodule

primitive D_FF (Q, D, Clk, Clr, Set);
output Q;
reg Q;
input D, Clk, Clr, Set;
initial
Q=0;
table
//D	Clk	Clr	Set	:	Q	:	Q+
//----------------------------------------------------------------
	?	?	1	1	:	?	:	-;
	?	?	1	0	:	?	:	0;
	?	?	0	1	:	?	:	1;
	0	r	0	0	:	?	:	0;
	1	r	0	0	:	?	:	1;
	?	f	0	0	:	?	:	-;
endtable
endprimitive

Arkadaşlar, simulasyonu yapıyorum belli aralıklarla saat darbelerini veriyorum, set, clear '0' da  ama çıkışlar hep X de kalıyor. Sorunun nerede olduğunu bulamadım. Bu sorunu nasıl çözebilirim?