bir verilog modünü,vhdlde yazılmış top modülde nasıl component olarak tanımlarız

[urmat]

Verilogda yazılmış bir modülü Vhdl ile yazılmış modüle birleştirmek için vhdl de yazılmış bir top modül tanımladım ama modülde verilog la yaılmış modülü tanımlamam lazım bilen arkadaşlar yardım ederse sevinirim

[urmat]

Daha açık söylemek gerekirse benim verilogla tazılmış modülü component olarak top modülde(VHDL'de yazılmış) tanıtmam lazım acaba bunu nasıl yapabilirim

[dincay]

Modul verilogda yazilmis olabilir ama vhdl ile yazilmis top module'de vhdl diline gore modul tanimi yapabilirsin. VHDL yazim kurallarini bilmiyorum ama vhdl module instantiation diye arama yaparsan kolayca ornekler bulabilirsin.

[muuzoo]

verilog dosyanızı projeye ekleyiniz. Daha sonra bildiğiniz component tanımlaması yapın çalışır.

[urmat]

Bu ekleme işlemini yaptım sorun giriş ve çıkış  sinyallerini componentte  std_logic olarak mı tanıtacağım