VHDL de codric kullanımı.

[yamak]

Merhaba arkadaşlar.
VHDL kullanıyorum ve codric hakkında takıldığım bir kaç yer var.
Codric i oluşturduktan sonra core generator başlığı altında "view hdl functional model" ve "view hdl instantiation model" diye 2 adet sekme oluşuyo."view hdl functional model" sekmesinde aşağıdaki kodlar var:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
LIBRARY XilinxCoreLib;
-- synthesis translate_on
ENTITY codric IS
  PORT (
    phase_in : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
    x_out : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
    y_out : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
    clk : IN STD_LOGIC
  );
END codric;

ARCHITECTURE codric_a OF codric IS
-- synthesis translate_off
COMPONENT wrapped_codric
  PORT (
    phase_in : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
    x_out : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
    y_out : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
    clk : IN STD_LOGIC
  );
END COMPONENT;

-- Configuration specification
  FOR ALL : wrapped_codric USE ENTITY XilinxCoreLib.cordic_v4_0(behavioral)
    GENERIC MAP (
      c_architecture => 2,
      c_coarse_rotate => 1,
      c_cordic_function => 2,
      c_data_format => 0,
      c_family => "spartan3",
      c_has_ce => 0,
      c_has_clk => 1,
      c_has_nd => 0,
      c_has_phase_in => 1,
      c_has_phase_out => 0,
      c_has_rdy => 0,
      c_has_rfd => 0,
      c_has_sclr => 0,
      c_has_x_in => 0,
      c_has_x_out => 1,
      c_has_y_in => 0,
      c_has_y_out => 1,
      c_input_width => 16,
      c_iterations => 0,
      c_output_width => 16,
      c_phase_format => 0,
      c_pipeline_mode => -2,
      c_precision => 0,
      c_reg_inputs => 1,
      c_reg_outputs => 1,
      c_round_mode => 0,
      c_scale_comp => 0,
      c_xdevicefamily => "spartan3e"
    );
-- synthesis translate_on
BEGIN
-- synthesis translate_off
U0 : wrapped_codric
  PORT MAP (
    phase_in => phase_in,
    x_out => x_out,
    y_out => y_out,
    clk => clk
  );
-- synthesis translate_on

END codric_a;

şimdi bu kodları kopyalayıp yeni bir alt modul oluşturup oraya yapıştırmam daha sonrada "view hdl instantiation model" sekmesinde bulunan component tanımlamaları aynısı top modul de gerekli yerlere kopyalamam mı gerekiyo?

Bu konu hakkında bilgisi olan arkadaşlar yardımcı olabilir mi?

[muuzoo]

Sadece "Instantiation model" içindeki component tanımlamarını kullanmanız yeterli.