fpga uzmanı

[speak48]

bakıyomda  artık fpga alanda baya arkadaş forumda yardımcı olmaya çalışıyor.
ama merak ettiğim bu alanda uzman arkadaşlar varmı.
bu alanda çalışan varmı ,varsa  hangi firma ve yaptıkları işler nedir.
gerçek bir projede çalışan veya gerçek bir proje yapan varmı?
tanışmak sohbet etmek isterim doğrusu.

[esensoy]

Wincupl ile gal22v10 üzerinde,
Xilinx ise ile cpld (xc9572) üzerinde basit uygulamalar yaptım,
Altera de2-70 üzerinde de ön tanımlı uygulamaları çalıştırdım ama buradan öteye gitmedi çalışmalarım,
Belli bir amaç yok ise fpga biraz yan geliyor:)

[pic365]

Ben sayısal tasarım mühendisi olarak görüntü işleme üzerine çalışıyorum.

http://www.vestek.com.tr/

[speak48]

Ben sayısal tasarım mühendisi olarak görüntü işleme üzerine çalışıyorum.

verdiğin cevaplardan bu anlaşılıyordu.

neler yapıyorsun hangi proje üzerinde çalışıyosun.
gerçek projelerin tasarım standartı nedir hangi yöntemler kullanılıyor?

[pic365]

Piyasaya çıkan son ürünlerimizin 3D odaklı olduğunu söyleyebilirim. Fakat bunlar biraz ticari konular olduğu için pek fazla bahsedemeyeceğim. Akademik olarak ilgilendiğim konulardan bahsedecek olursam yüksek lisans tezimde bir tane FEC (forward error correction) decoder tasarlamıştım. Tabii algoritması bana ait değildi, ben sadece FPGA'de gerçeklenmesiyle ilgilendim. Bunun dışında "computer arithmetic" konusuna ilgim var. Toplama, çarpma devreleri vs...

[z]

Bölme işlemi ile ilgilendinmi? 1 cycle da bölme işlemi yapma konusunu çok merak ediyorum.

[pic365]

Bölme işlemi ile ilgilendinmi? 1 cycle da bölme işlemi yapma konusunu çok merak ediyorum.

Fazla ilgilenmedim ama kullandığım hazır modüller 8-10 cycle civarında bir gecikmeye sahipti. Tabii devrenin throughput'u 1 olduğu için bu gecikme sorun olmadı. İki sayının da değişken olduğu durumda tek cycle'da bölme yapıldığını pek sanmıyorum. Hatta CISC mikroişlemciler bile bölmeyi soft iterasyonla yapıyor olabilir.

[z]

Kafam 1 cycle da yapılan çarpmaya gitti ve yanlışlıkla bölme için 1 cycle dedim.

ARM işlemcilerde olduğu gibi 32 bitlik sayıları 12 clycle da bölen yapıyı merak ediyorum.

[Elektroemre]

Bende bu konuları çok merak ediyorum, verilog bilgimi ilerletince kısmetse kendi cpu'mu tasarlamak istiyorum, sırf keyif için.
Şuan üzerinde uğraştığım proje de asm ile bölme-çarpma ya da diğer matematiksel işlemler için olan yöntemlerle contayı sıyırdım, binary yapılan hileler vs. Donanım tarafını daha çok merak etmekteyim.

Bu arada konuyla direkt bağlantılı olmasa da Jeri Ellsworth adında FPGA'da uzman bir bayan Commodore64'ün tüm yongalarını FPGA üzerinde emule edip re-implementasyon yapmış.
İşin ilginç yanı bu bayan mühendislik eğitimi vs de almamış, elektroniği kendi başına öğrenmiş.
Nedense bunu duyduğumdan beri kendimi akıl fukarası gibi hissediyorum  daha fazla çalışmaya başladım

[speak48]

bölme devresi  :  8bit/8bit i 8 clockta yapan devre olarak yayınlandı.
https://www.picproje.org/index.php/topic,38433.msg281987.html#msg281987
tek clockta bölme devresi fpga uygun değilidir. ha yapılamazmı yapılır ama hep comb.lojikten oluşacağından performansı kötü olur.

konumuz aritmetik işlemler ve tek modüller değil.

konumuz sistemler ve tasarım yöntemleri.

[electronious]

ben de bu aralar yazılım/donanım ortaklı sistemler üzerine çalışıyorum. özellikle performans arttırımı için gereken yerlerde yazılımı donanımda, donanımı yazılımda gerçeklemeyle ilgili çalışıyorum. konu olarak bilgi veremiyorum malesef.

[speak48]

kardeşim şirketlerin gizli bilgilerini isteyen yok zaten
şirketin adı çalışma konusu yeterli
ama merak edilen yöntem


işlemcilerden değil devrelerden bahsediyoruz bölme yaparken geçen süre için
ama o devre işlemciye konulabilir reg leri  yüklücek başlatıcak ,devre 1 clocktada yapsa işlemci en az  3-5 clock harcar.

[speak48]

benim bahsettiğim regler r0 ve r4 teki dataların işleme sokulması için işlemcinin sdiv komutunu işletirken yaptığı işlemler.
tabiki bahsettiğim işlemci  arm değil hayali konuşuyoruz.
arm bölme devresini nasıl yaptı bilmiyorum.

[muuzoo]

Sayısal elektronikte bölme işlemi tam bir kabus . Diğer üç işlem son derece hızlı yapılabilirken bölme işlemi sıkıntı çıkartıyor. FPGA üzerinde bazı ip-core lar kullanrak tek clk süresinde işlem yapmak mümkün fakat bunun geri dönüşü fazla donanım kaynağı tüketmek oluyor. Doğrudan bir kıyaslama olmayacak fakat Xilinx Floating Point Operator IP-Core da isterseniz floating sayılar arasında 1 clk sürecinde işlem yaptırabiliyorsunuz fakat donanım kaynak tüketimi artıyor.

Yine diğer bir IP Divider generation da ise bölme işlemi için Radix-2 non-restoring algorithm ve High Radix with prescaling algorithm seçenekleri kullanılabiliyor. Bit uzunluğuna göre kullanılan donanım kaynağı, işlem süresi ve çalışma hızı değişebiliyor.

Mümkün mertebe matematiksel oyunlar yapıp bölmeden kaçmak gerekiyor ama bazen kaçınılmaz oluyor. Bu aralar bir diğer baş belam da matris tersi işlemi. Çok dertliyim çok .

@kakalive matris tersi işlemleri ile uğraştın mı hiç? "SYSTOLIC ARRAY-BASED MATRIX INVERSION" başlıklı bir çalışma gördüm aklıma yattı gibi ama oturup gerçeklemedim.

[speak48]

matris terisini almayı fpgadamı yapıcan
kaça kaç değişknemi matrisi nerde tanımladın ramdemi ff demi