ARM Verilog-HDL kullanıyormuş

[MC_Skywalker]

Teşekürler.

[E_Kk]

Bende VHDL i ASM ye benzetiyorum. Asm de olduğu gibi donanıma daha yakin hissediyorum kendimi. Zaten tasarladığımız donanım olduğu için mantığıma daha uygun geliyor.

Verilog ve VHDL in performans, hız vs gibi konularda birbirlerine karşı üstünlükleri var mı? Yoksa tercihler tamamen kişisel mi?

[speak48]

Bende VHDL i ASM ye benzetiyorum. Asm de olduğu gibi donanıma daha yakin hissediyorum kendimi. Zaten tasarladığımız donanım olduğu için mantığıma daha uygun geliyor.

bu hdl ve rtl tam bilmiyorum demek.

gerçi ben bi keresind niçin vhdl yerine verilog kullanıması gerektiğini iş görüşmesinde izah etmiştim ama ikna edemedim.
ikiside hdldir rtl i ifade etmek için kullanılır.
vhdl ilk olarak amerika savunma bakanlığı tarafından ortaya çıkarılmıştır.
adamlar embeddded programlama dili olarakta adayı kullandıları için vhdlide  ada sentax ıyla yapmışlar.
yani onlar için kullanışlı ama şimdi biz embeddded programlama dili olarak C kullanıyoruz.
hdl olarakta C  sentaxlı hdl kullanmamız mantıklı olur dedim.

[E_Kk]

Evet tam bilmiyorum. Şirket VHDL mi kullanıyordu?

[speak48]

evet
ben sadece mantıklı olanı söyledim
isterlerse tasarımı vhdl ilede hemen öğrenim yazabileceğimi söyledim.

[z]

Bende VHDL i ASM ye benzetiyorum. Asm de olduğu gibi donanıma daha yakin hissediyorum kendimi. Zaten tasarladığımız donanım olduğu için mantığıma daha uygun geliyor.

Verilog ve VHDL in performans, hız vs gibi konularda birbirlerine karşı üstünlükleri var mı? Yoksa tercihler tamamen kişisel mi?

Amma yaptın şimdi. VHDL C. İlla ASM'ye benzeteceksen ABEL kullanacaksın.

[kralsam]

Hocam Verilog bana göre olmaması gereken bazı esneklikler veriyor. Artık unutmaya başladım gerçi ama hatırladığım kadarı ile iki modul arasında bir wire için tanımlama yapmana gerek kalmıyor. Eğer aynı isimde kullandıysan tanımlanmış kabul ediyor. Bu ve benzeri durumlarda proje büyüdüğünde sorun çıkarabiliyor.

VHDL  ise kontrolün tamamen sende olmasını istiyor. tanımlamadığın hiç bir sinyali kullanamazsın diyor. Hatta yaptığın işlemin sonucunu daha küçük genişlikte bir vector'e bile atmana izin vermiyor. Bu sayede seni en doğru şekilde tasarım yapmaya zorluyor. Dolayısı ile sonradan tırmalayacağına başlangıçta tırmalıyorsun.

Bu sebeple ilk olarak VerilogHDL öğrenmeme rağmen VHDL'i daha çok seviyorum. Tavsiye de ediyorum.

[E_Kk]

Amma yaptın şimdi. VHDL C. İlla ASM'ye benzeteceksen ABEL kullanacaksın.

Hocam ben kendi hissiyatımı söyledim. Verilog ile kıyaslayınca VHDL kullandığımda donanıma daha yakin hissettiğim için ASM ye benzetiyorum. @kralsam in söylediği gibi donanıma hakim hissediyorum kendimi. Bu sadece benim fikrim. Yoksa syntax olarak zaten kıyaslanmaz.

[z]

Yok anladım zaten de ABEL'e bulaşırsan donanıma daha bir yakınlaşırsın demek istedim.

[speak48]

abel ne ya
bide donanıma yakın olmak ne donanım tasarlanırken.
verilogta pirimitiv var direct doğruluk tablosunu yazıyorsunuz yada netlist kullanırsınız.

ama verilogtaki reg,wire biçimi vhdldeki signal variable tarzından bana göre daha donanım yakın duruyor.

[z]

Donanıma yakın olmak ne demek?

Donanımı olusturacak mikro donanımlara yakın olmak demek. Macroları bir kenara bırakırsak, toplama devresini dahi senin tasarlaman demek.

ABEL aynen assembly gibi çok alt seviye bir donanım tasarlama dili. C'nin de donanıma yakın olduğu söylenir ama ASM kadar değil.

[speak48]

hdlin hepsi hdldir
hangi aşamada yazalacağı kullanıcıya kalmıştır.
ister rtl seviyesinde yazarsın ister netlist seviyesinde yazarsın.

[muuzoo]

Hocam Verilog bana göre olmaması gereken bazı esneklikler veriyor. Artık unutmaya başladım gerçi ama hatırladığım kadarı ile iki modul arasında bir wire için tanımlama yapmana gerek kalmıyor. Eğer aynı isimde kullandıysan tanımlanmış kabul ediyor. Bu ve benzeri durumlarda proje büyüdüğünde sorun çıkarabiliyor.

VHDL  ise kontrolün tamamen sende olmasını istiyor. tanımlamadığın hiç bir sinyali kullanamazsın diyor. Hatta yaptığın işlemin sonucunu daha küçük genişlikte bir vector'e bile atmana izin vermiyor. Bu sayede seni en doğru şekilde tasarım yapmaya zorluyor. Dolayısı ile sonradan tırmalayacağına başlangıçta tırmalıyorsun.

Bu sebeple ilk olarak VerilogHDL öğrenmeme rağmen VHDL'i daha çok seviyorum. Tavsiye de ediyorum.

Her iki dilde de proje yaptım. Verilog yazımı kesinlikle VHDL'e göre daha rahat fakat hata yapma ihtimali VHDL'e göre daha fazla sanki. VHDL çok katı evet, bazen saç baş yoldurduğu da oluyor ama fazla açık nokta bırakmadığı için hata bulması daha kolay oluyor. Buna karşılık yazarken konfordon biraz ödün vermeniz gerekiyor.

VHDL yazanlar için emacs'i tavsiye ederim. Bir kere ayarladıktan sonra şablonları direk oturtuyor. Verilog içinse Sublime Text ile Verilog plug-in yüklenince çok iyi oluyor. VHDL ya da Verilog yazan arkadaşlar siz neler kullanıyorsunuz?

[kralsam]

@muuzoo ben ya notepad++ yada GVim kullanıyorum.. Vi de başlarda zordur ama alışınca candır ben hâlâ alışamadım ama aktif kullanmıyorum zaten bu ara.

[electronious]

Şu an trend şu şekilde: özel şirketler mesela arm, qualcomm, broadcom, ericsson gibi firmalar Verilog kullanıyor, savunma sanayi mesela aselsan, roketsan, Saab VHDL kullanıyor. Bunun özel sebepleri olabilir ama daha çok alışkanlıktan geliyor bu ayrım.

Türkiye'de işlemci tasarımı yapan birkaç yer var. Şu ana kadar ele gelen iş yapmış kim var dersek benim bildiğim TOBB ETÜ'de bir grup var ve ciddi projeler yapıyorlar.