frekans bölme yardım

Başlatan speak48, 05 Ekim 2008, 17:08:09

speak48

16 mhz clock u 1 hz düşüren bir bölücü tasarlamak istedim
bu devre vhdl de davranışsal olarak nasıl tasarlanır?
http://mihd.net/uwdxpmt
[/URL]

KoFTeKmEk

@speak48

aşağıda oluşturduğun devrenin vhdl kodunu bulabilirsin. 16MHZ tam olarak 1mhz kadar inmiyor. 1.3Mhz yeterlimi?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity frekans_bolme is
   Port ( CLK       : in  STD_LOGIC;
            OUTPUT : out  STD_LOGIC);
end frekans_bolme;

architecture Behavioral of frekans_bolme is

signal counter : std_logic_vector(23 downto 0):=x"000000";

begin

process(CLK)
begin
   if(rising_edge(CLK)) then
             counter <= counter + '1';
   end if;
end process;   

OUTPUT <= counter(20);

end Behavioral;

KoFTeKmEk

MHZ yazdıklarım Hz olacak düzeltme yapim.

speak48

amacım countırla bölmek değil aynen şekildeki devre gibi flip flopla bölmek ama bunu yapısal olarak değilde davranışsal olarak tanımlana bilinirmi onu bakıyom ,yani davranışsal tanımlanamıyacak bi devre ise hiç uğraşmıyayım

speak48


MC_Skywalker

VHDL bilgim yeternice iyi değil ama sanırsam proteustaki gibi şematik çizerek yapa bileceğini düşünüyorum